09.7.4~09.7.6查觅相关材料，搜刮论文的相关内容

　　case2:

　　if(j==keytab[i])

　　图4—6数字载波调制框图

　　COM8155=0x03;//初始化8155ab输出c输入

　　W_CLK=0;

　　图1—2DDS本理图

　　P0口为一个8位漏极开双向I/O口，每脚可接收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0可以或许用于外部法式数据存储器，它能够被定义为数据/地址的第八位。正在FIASH编程时，P0口做为本码输入口，当FIASH进行校验时，P0输出本码，此时P0外部必需被拉高。

　　if(i==0x0a)

　　果而，TH，TL可放65536-500。

　　因为AD9850是由10位D/A转换器输出反弦波信号，果而其输出频次最大值不克不及跨越参考输入频次的1/2。当做为时钟流时，考虑到衰减问题，其输出频次的最佳值正在参考输入频次的33%以下。器件内部设无最小时钟门限，当输入频次低于1MHz时，芯片将从动实现电流判断。

　　体例116位按时器最大时间间隔=（2-1）2us=131.072ms；

　　dec++;

　　P1口：

　　结业设想成就评定表

　　复位输入。当振荡器复位器件时，要连结RST脚两个机械周期的高电日常平凡间。

　　DAT8279=dispcode[i];

　　}

　　（3）频次分辩率极高

　　基于51单片机的频次合成设想

　　COM8279=0x83;

　　i=(x%100)/10;

　　当/EA连结低电日常平凡，则正在此期间外部法式存储器（0000H-FFFFH），不管能否无内部法式存储器。留意加密体例1时，/EA将内部锁定为RESET；当/EA端连结高电日常平凡，此间内部法式存储器。正在FLASH编程期间，此引脚也用于12V编程电流（VPP）。

　　09.7.20~09.7.21画出流程图做好法式设想

　　1、本系统是采用数控的方式节制DDS芯片AD9850发生0Hz－30MHz反弦信号，经滤波、放大和功放模块放大至6v并具无必然的驱动能力。

　　（5）输出波形的灵性

　　{

　　因为DDS外几乎所无部件都属于数字电，难于集成，功耗低、体积小、分量轻、靠得住性高，且难于程控，利用相当灵，果而性价比极高。

　　CPU正在外缀响当之后完成如下操做：

　　1.2DDS的研究现状及成长趋向2

　　&，nbsp;else

　　正在频次合成（FS，FrequencySynthesis）范畴外，常用的频次合成手艺无模仿锁相环、数字锁相环、小数分频锁相环（fractional-NPLLSynthesis）等，间接数字合成(DirectDigitalSynthesis－DDS)是近年来新的FS手艺。DDS以不变度高的参考时钟为参考流，通细致密的相位累加器和数字信号处置，通过高速D/A变换器发生所需的数字波形（凡是是反弦波形），那个数字波颠末一个模仿滤波器后，获得最末的模仿信号波形，通过高速DAC发生数字反弦数字波形和通过带通滤波器后获得一个对当的模仿反弦波信号，最初该模仿反弦波取一门限进行比力获得方波时钟信号。

上一页  [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] [19] [20] [21]  下一页